自支撑BTO铁电膜

高k低漏电

一种可无损转移至二维半导体沟道上的自支撑铁电氧化膜，打破外延生长限制，实现CMOS兼容的高性能顶栅集成。

徐芳 · Guangyi, Huang · Jinfeng, Zhang · 刘佳琦 · Lan, Qing · Song, Wenqing · 张成 · 黄海 · 郑长林 · 王凌飞 · 郭杭闻 · 沈健 · 石武

Advanced Science 2025

参数信息

存储窗口

0.22 V nm⁻¹

介电常数

52

亚阈值摆幅

60 mV dec⁻¹

技术优势

无损转移，兼容顶栅

水介导释放结合PMMA辅助转移，保护了自支撑膜和界面完整性，克服外延生长限制，实现CMOS兼容的顶栅集成。

漏电被有效抑制

纳米级介电-沟道结设计将泄漏电流抑制到远低于低功耗限值，满足低功耗应用需求。

高k介电性能

介电常数高达52，为高k介质提供优异电荷控制能力。

近理想亚阈值摆幅

亚阈值摆幅60 mV dec⁻¹，接近理论极限，有利于低功耗开关。

应用场景

• 铁电存储器：高存储窗口与无损转移实现高性能铁电存储。
• 低功耗逻辑器件：低泄漏与近理想亚阈值摆幅降低逻辑器件功耗。
• 二维纳米电子学：范德华集成将高k铁电体与二维半导体结合。
• 存内计算：3×4阵列演示存内逻辑，实现计算与存储融合。
• 神经形态计算：铁电突触功能支持神经形态计算。