DAC-DSP发射器

8 UI收敛

该发射器采用自适应时钟优化方案，可有效缓解重定时器时序约束，实现高速信号稳定传输。

刘术彬 · Han, Chenxi · Zhao, Xiaoteng · Zhang, Yuhao · Shixin, Li · Liang, Hongzhi · Yang, Li Hong · 朱樟明

Science China Information Sciences 2024

参数信息

收敛时间

8 UI

数据率

1–56 Gb/s

电平分离度

97.8 %

面积

0.25 mm²

技术优势

收敛极快

仅需8 UI即可完成重定时时钟相位优化，大幅缩短系统启动时间，提升链路效率。

高信号质量

56 Gb/s PAM4下RLM达97.8%，保证信号完整性，降低误码率。

宽数据率范围

支持1–56 Gb/s连续可调，覆盖多种高速接口标准，应用灵活。

应用场景

• 高速串行接口：为高速串行链路提供低功耗、高信号质量的发送端芯片，缩短启动时间。
• SerDes收发器：可集成到SerDes收发器中，通过快速时钟收敛提升链路训练效率。
• 高速有线通信：适用于高速有线通信系统，以低功耗实现56 Gb/s PAM4传输。
• 高速测试测量：宽数据率范围使其可作为高速测试设备的信号源，覆盖多速率测试需求。