小数N分频全数字锁相环

抖动仅0.78 ps

采用路径选择多延迟线TDC与真正的分数除法技术，在低功耗下实现亚皮秒抖动。

Jin, Zirui · Hu, Ang · Shan, Xiaoyu · 刘冬生 · Zhang, Chengcheng · Jinsong, Cui · 邹雪城

Microelectronics Journal 2024

参数信息

TDC分辨率

4 ps

TDC功耗

0.24 mW

带内噪声抑制

20 dB

rms抖动

0.78 ps

带内小数杂散

-40 dBc

品质因数

-235 dB

技术优势

TDC偏移校准解决亚稳态

校准后带内噪声被抑制20 dB，确保TDC可靠工作。

消除小数杂散

通过ICS-DTC实现真正的分数延迟，调谐DTC补偿抑制杂散14 dB。

锁定速度快

集成计数器型粗调PLL，以几乎零功耗监测和补偿频率相位跳变，加速锁定。

应用场景

• 无线通信收发机：提供超低抖动本振，提升接收灵敏度和发射信号质量。
• 高速串行接口：降低时钟抖动，满足高速SerDes对时序裕量的苛刻要求。
• 时钟生成：产生低噪声、低杂散的时钟信号，适用于对相位噪声敏感的系统。
• 测试与测量设备：作为高精度参考时钟，提升测量仪器的准确度和稳定性。