芯片边缘互连技术

功耗降两成

一种用于3D-IC无线互连的新封装工艺，配合自动排序和功耗调节电路，无需引线键合即可集成芯片ID并显著降低功耗。

Yang, Cui · Zhuo, Yang · Jie, Xiong · Pan, Zheng · Hao, Gao · Wenwen, Cai · 邹维 · 邹雪城 · Li, Zhang

IEEE Transactions on Components, Packaging and Manufacturing Technology 2025

参数信息

功耗降低

20.98 %

误码率

1×10⁻¹⁰~1×10⁻¹²

技术优势

不用引线键合

CEC工艺在芯片边缘建立导电通道，自动排序电路直接提供芯片ID，无需引线键合。

功耗降两成

功耗调节电路在四层堆叠、单层错位50%时降低功耗20.98%。

误码率大幅下降

ACS方案在平均错位10%~50%时，将ICI信道误码率降至1×10⁻¹⁰~1×10⁻¹²。

应用场景

• 微纳制造：提供无需引线键合的3D堆叠封装工艺，简化微纳制造流程。
• 计算芯片：降低3D-IC互连功耗，提升计算芯片能效。
• 存储技术：实现高密度存储堆叠的无线互连，降低误码率。
• 功率半导体应用：通过功耗调节电路降低功率半导体模块的互连损耗。