面积节省44%
通过时分复用与门控时钟，各功能模块只实例化一次，并采用塔域分解优化S盒，使ZUC算法的硬件面积与AES相当。
Rui, Song · 向泽军 · Zhang, Ruolin · 张莎莎 · 陈思维
Scientia Sinica Informationis 2025
每个功能模块只实例化一次，加上线性层仅用164个XOR门，整体面积开销比主流设计降低44%。
在250 MHz时钟下仍达到2 Gbps吞吐率，面积缩减没有牺牲性能。
塔域分解优化后的S1盒面积与AES算法S盒相当，使得ZUC整体面积成本大幅下降。
LFSR层和FSM层复用同一条加法链，减少重复逻辑，进一步优化电路结构。