超低延迟复数 N 次根 IP 核

延迟仅同类 58%

融合 CORDIC 与 PWL 近似，在保证精度的同时显著降低延迟、面积和功耗，适用于高频精算场景。

谢良波 · Zhiyong, Zhou · 周牧 · 陈晖

IEEE Transactions on Circuits and Systems I: Regular Papers 2025

参数信息

复数 N 次方根计算面积

24193.92 µm²

复数 N 次方根计算功耗

2.1352 mW

复数 N 次幂计算面积

20836.83 µm²

复数 N 次幂计算功耗

1.8658 mW

面积降低百分比

11.67 %

功耗降低百分比

9.33 %

复数 N 次方根延迟比

58.46 %

复数 N 次幂延迟比

94.87 %

技术优势

延迟大幅降低

复根架构延迟仅为最新复数 N 次方根设计的 58.46%，复幂架构延迟为现有实值设计的 94.87%。

面积更小

与最新复数 N 次根设计相比，面积减少 11.67%。

功耗更低

与最新复数 N 次根设计相比，功耗降低 9.33%。

精度保持同量级

与最先进设计相比，平均精度仅略有下降，仍处于同一数量级。

应用场景

• 加速核心：可替代现有开方/幂单元，提升芯片运算速度。
• 高精度控制系统：在保持精度的同时缩短延迟，满足实时控制要求。
• 信号处理单元：低延迟复数运算适配高频信号处理流水线。