集成SGT准垂直DMOS

突破硅极限39%

通过折叠漂移区和二维耐压，把导通电阻做到比传统硅极限还低39%，同时保持48.6V击穿电压。

冯琳 · Wu, Tuanzhuang · 王卫东 · Li, Sheng · Ye, Ran · Zhang, Long · Wei, Jiaxing · Liu, Siyang · Sun, Weifeng

Nanomaterials 2025

参数信息

比导通电阻

11.07 mΩ∙mm²

击穿电压

48.6 V

阈值电压

1.9 V

技术优势

导通电阻突破硅极限

通过将漂移区折叠到沟槽中，器件面积大幅减小，比导通电阻降至11.07 mΩ∙mm²，比传统硅极限低39.0%。

二维耐压减小面积

器件耐压模式从一维转变为二维，通过水平和垂直方向共同承担电压，从而在相同耐压下减小漂移区长度，节省芯片面积。

电场调制提升性能

垂直栅极多晶硅、分裂接地源极多晶硅和不对称厚氧化层共同调制电场分布，优化导通特性。

应用场景

• 功率集成电路：替代传统横向DMOS，在相同耐压下大幅降低导通损耗，减小芯片面积。
• 电源管理：用于高效率DC-DC转换器，降低功率开关的导通电阻，提升转换效率。
• 电池保护电路：作为保护开关，低导通电阻减少电池充放电时的压降和发热。
• 射频功率放大：提供低导通电阻的功率开关，用于射频功率放大器的电源调制。